Émetteur-récepteur HF — conversion
ADC, DAC et conversion IQ
Choisir et exploiter les convertisseurs en tenant compte de la dynamique, du bruit, de l’horloge et des imperfections réelles.
Chaîne fonctionnelle
Filtre analogique→ADC I→ADC Q→Horloge commune→DSP→DAC I→DAC Q→Filtre reconstruction
Point critique : Un ADC 16 bits mal piloté, mal horlogé ou précédé d’un mauvais étage analogique peut être inférieur à un bon ADC 12 bits correctement intégré.
Résolution utile
Le nombre de bits annoncé ne correspond pas à la résolution effective.
Le bruit thermique, le jitter et l’étage analogique limitent la dynamique réelle.
Le gain analogique doit utiliser la plage du convertisseur sans écrêtage fréquent.
Synchronisation IQ
Les voies I et Q doivent partager une horloge cohérente.
Un décalage de phase ou de gain dégrade la suppression d’image.
Les offsets DC doivent être mesurés et corrigés.
DAC et reconstruction
Le DAC produit des images autour de la fréquence d’échantillonnage.
Un filtre analogique de reconstruction reste nécessaire.
Le niveau de sortie doit conserver une marge avant saturation de l’étage suivant.
Repères techniques
SNR idéal approximatif ≈ 6,02 × N + 1,76 dB
ENOB ≈ (SNR mesuré − 1,76) / 6,02
Jitter d’horloge dégrade surtout les signaux de fréquence élevée
Contrôles systématiques
- Mesurer le budget temps réel de chaque bloc.
- Tester les valeurs extrêmes et les transitions de mode.
- Conserver des vecteurs et courbes de référence.
- Journaliser les underruns, overruns et saturations.
- Comparer les résultats à des critères chiffrés.
Procédure recommandée
Validation : la chaîne doit rester stable, reproductible et sans perte d’échantillons dans le pire cas d’utilisation.