F1SYH‑TX1 — F1 — lot 99

Validation JIG-F1

Qualifier les charges et les ports du banc avant les filtres.

StructurePASS

ERC/DRCà faire

chargesà mesurer

portsà étalonner

Carte nue→Charges→Ports→Switches

Point critique : Un défaut du JIG peut être interprété à tort comme une mauvaise réjection du filtre.

Détails techniques

{
  "project": "F1SYH_TX1_F1_JIG",
  "status": "STRUCTURAL_PASS_RELEASE_REVIEW_REQUIRED",
  "checks": [
    {
      "check": "F1SYH_TX1_F1_JIG.kicad_pcb",
      "status": "PASS",
      "detail": "depth=0"
    },
    {
      "check": "F1SYH_TX1_F1_JIG.kicad_sch",
      "status": "PASS",
      "detail": "depth=0"
    },
    {
      "check": "BOM/PCB references",
      "status": "PASS",
      "detail": []
    }
  ],
  "warnings": [
    "ERC/DRC non exécutés.",
    "Mesures RF réelles requises.",
    "Schéma legacy à importer."
  ]
}

Charges

Résistance et ROS mesurés.

Ports

Pertes de câbles enregistrées.

Commandes

Niveaux logiques sûrs.

Spécifications

Statut	STRUCTURAL_PASS_RELEASE_REVIEW_REQUIRED
Gerber	preview
Puissance	faible
Usage	F1 seulement

Statut

Contrôlé : structure, scripts, autotests, syntaxe PHP/Bash et intégrité ZIP.

À confirmer : KiCad natif, prototypes et mesures instrumentées.

Téléchargements

JIG-F1

Procédure

Télécharger les archives.

Ouvrir le projet dans KiCad 10.

Importer le schéma legacy.

Vérifier symboles et empreintes.

Lancer ERC et DRC.

Assembler un premier prototype.

Utiliser le JIG dédié.

Compléter le rapport de recette.

Objectif : disposer d’un chemin de mesure caractérisé.