F1SYH‑TX1 — JIG-SYS — lot 115

Banc d’intégration système

Tester rails, bus et sécurités sans PA1 ni antenne.

300×110mm

12tests

clé PAretirée

RF faibleterminée

A1/B1→C1→S1→RX/AF/TX→Moniteurs

Point critique : La clé PA_ENABLE_BLOCK doit être physiquement absente pendant le bring-up.

Détails techniques

Le banc donne accès aux rails, I²C, PTT, READY, FAULT, bandes, ADC et commandes de mute.

Clé matérielle indépendante.

8 V, 5 V et 3,3 V engagées séparément.

Ports LO/BFO/TX/RX sur 50 Ω.

Archive	F1SYH_TX1_SYSTEM_JIG_A_REV_B_CANDIDATE.zip
Statut	STRUCTURAL_PASS_RELEASE_REVIEW_REQUIRED
Plan	12 essais
Release	NON

Contrôlé : structure, scripts, syntaxe PHP/Bash et intégrité des archives.

À confirmer : prototypes physiques, usinage, CEM, thermique et recette système.

Télécharger et archiver le paquet.

Comparer le contenu à la révision du projet.

Vérifier les interfaces et dimensions.

Exécuter les validateurs fournis.

Assembler le banc ou le sous-ensemble.

Tester sans PA ni antenne lorsque prévu.

Documenter chaque mesure et anomalie.

Ne passer à l’étape suivante qu’après PASS.

Objectif : valider l’intégration logique avant toute énergie RF de puissance.