Émetteur-récepteur HF — acquisition parallèle
Double ADC synchronisé
Échantillonner deux voies avec cadence et instant de départ cohérents.
Chaîne fonctionnelle
Front-end A→ADC A→Clock/trigger→ADC B→Front-end B→FPGA/DSP→Buffers
Point critique : Deux ADC cadencés à la même fréquence mais démarrés indépendamment peuvent rester décalés d’un nombre variable d’échantillons.
Synchronisation
Les ADC partagent l’horloge d’échantillonnage.
Un trigger ou reset commun aligne les compteurs.
Le skew résiduel est calibré.
Flux de données
Les buffers doivent conserver l’alignement des échantillons.
Toute perte sur une voie invalide la paire correspondante.
Les compteurs de trames facilitent le diagnostic.
Bruit
Séparer références analogiques et numérique.
Soigner le retour de courant.
Mesurer le crosstalk entre ADC.
Repères techniques
Décalage d’un échantillon = 1 / fréquence d’échantillonnage
Phase relative dépend du skew résiduel
Contrôles systématiques
- Mesurer l’isolation entre toutes les voies.
- Synchroniser horloges, triggers et buffers.
- Calibrer gains, délais et phases.
- Limiter matériellement les niveaux IF et TX.
- Tester les défauts en fonctionnement simultané.
Procédure recommandée
Validation : toute perte de synchronisation ou incompatibilité doit désactiver la fonction concernée sans danger pour les autres voies.